UltraVia™ TSV 3D Matrix Interconnect System
产品概述
UltraVia™以12英寸先进硅片为基底，通过双大马士铜填充深孔、低温SiCN绝缘层与Ta/Cu复合阻挡层，实现10 µm pitch、1:50深宽比的TSV阵列。配合3-µm线宽/线距的多阶RDL与微凸点（µ-bump）或混合键合（Hybrid Bonding）工艺，可在≤100 µm厚度的中介层内构建纵横交错的3D矩阵互连网络。系统通过JEP-183可靠性验证，支持-55 °C~150 °C车规级温度循环，并兼容UCIe、BoW、OpenHBI等接口标准。
产品应用
• AI/HPC：Chiplet CPU/GPU与HBM3E/4的2.5D/3D封装
• 高带宽存储：CXL 3.0内存扩展器、HBM-3D堆栈
• 射频与光电：毫米波AiP、硅光共封(Co-Packaged Optics)
• 车载计算：自动驾驶域控制器、激光雷达SoC
技术特性
TSV规格
• Pitch：10 µm（可扩展至7 µm）
• 深宽比：1:50，孔径2 µm
• 寄生电容：<0.5 pF（1 MHz）
• 导通电阻：<10 mΩ/孔互连性能
• 单通道速率：Up to 32 Gb/s NRZ / 64 Gb/s PAM4
• 总带宽：>2 TB/s（1024-bit @2 GHz）
• 插入损耗：<0.5 dB/mm @28 GHz热-机械可靠性
• 散热密度：>500 W/cm²（集成微流道可选）
• 热阻：θJC <0.1 °C/W
• 温度循环：>1000次 -55 °C↔150 °C（JESD22-A104）工艺与兼容性
• 硅片厚度：50–150 µm 可调
• 键合方式：µ-bump (20 µm pitch) 或 Hybrid Bonding (<1 µm Cu-Cu)
• 标准支持：UCIe 1.1、BoW、OpenHBI、JEP-183、AEC-Q100 Grade 1质量与交付
• 产线：12英寸晶圆级TSV/RDL一站式制造
• 良率：>95 %（4万TSV/芯片统计）
• 交付形式：超薄硅中介层、KGD或集成测试载板
UltraVia™ TSV 3D Matrix Interconnect System 现已开放工程样品申请，并支持客户定制Pitch、层数及散热方案。
