BAG封装(高密度基板阵列网格封装)

面向2.5D/3D Chiplet异构集成的下一代基板级封装解决方案

通过晶圆级封装的Bumping (凸块) 和 RDL (重布线)技术，在晶圆的表面实I/O的重新Layout 及Solder / Copper pillar bump 的引出实现倒装芯片的凸块加工，进一步实现先进细间距(Fine-pitch) Flipchip封装；以及通过向芯片内或外的扇入/扇出(Fan-in/Fan-out) 技术实现WLP(Wafer level PKG，晶圆级封装)技术，并藉由双面Fan-out 及 TSV 硅穿孔技术实现2D/2.5D/3D 的先进晶圆级封装技术。

YCHIPWAY

产品尺寸：典型封装体边长 35 mm × 35 mm

应用领域：5G 通信基站高速交换芯片封装

详细介绍

产品概述

BAG-XT®（Board-level Array Grid eXtreme Package）是专为Chiplet与异构集成时代设计的基板阵列网格封装平台。通过大面积有机/无机复合基板、微凸块阵列与精密RDL重布线技术，BAG-XT®能够在单封装内实现多颗不同工艺节点的芯粒（CPU、GPU、IO Die、HBM等）的并行互连，并提供高达2 TB/s的封装级带宽与<0.5 pJ/bit 的功耗效率，为数据中心、AI加速与网络交换设备提供可扩展、低延迟、高可靠的系统级封装基础。

产品应用

• AI/HPC服务器：CPU+GPU+HBM3E的Chiplet合封

• 网络交换芯片：交换芯粒与高速SerDes IO Die共封装

• 5G基站：RF前端、数字中频与基带芯粒异构集成

• 车载域控：MCU、NPU与功能安全监控芯粒的混合封装

技术特性

基板规模：最大封装尺寸110 mm × 110 mm，可容纳≥6颗Chiplet

互连密度：微凸块节距25 µm，RDL线宽/线距 1 µm/1 µm，支持≥10层RDL堆叠

信号完整性：插入损耗<0.35 dB/mm @ 56 GHz，阻抗控制±5 %

热管理：集成嵌入式液冷微通道+高导热TIM，单封装解热≥600 W

可靠性：通过JEDEC JESD22-A104（-55 °C~150 °C，1000次循环）与JESD22-A108 HTOL 1000 h认证

标准兼容：符合UCIe 1.1、JEDEC Wide-IO/HBM3物理层规范及RoHS 2.0环保要求